器件工程师（BCD工艺优化方向） 20k-40k

一、岗位职责
1.器件结构与面积优化：针对90 BCD工艺的高压MOS/低压MOS、LDMOS等器件，设计紧凑化结构方案，优化器件尺寸与寄生参数，输出面积优化型EDR（电性设计规则），通过TCAD仿真（Sentaurus/Silvaco）验证器件性能与可靠性，目标实现单器件面积缩减10%-15%。
2.mask layer简化开发：与Foundry PIE团队深度协作，分析90 BCD工艺现有mask layer用途，识别可合并/省略的layer，设计mask layer简化方案及对应的工艺兼容条件，通过DOE实验验证方案可行性，目标减少1-2层mask，降低制造成本。
3.可靠性认证与测试：负责器件级可靠性测试方案设计，执行AEC-Q101/AQG-324等车规级认证标准，完成HTRB/HTGB/TST等可靠性测试，分析失效机理并输出改进方案。
4.跨团队协同优化：联动版图设计团队，输出器件级版图布局优化指南，推动器件阵列化/共享版图设计，提升芯片面积利用率；与产品工程团队协作，制定基于面积优化器件的晶圆测试方案，平衡性能、面积与测试覆盖率。
5.技术平台建设：搭建并维护器件仿真平台，建立工艺-器件-电路协同优化流程，开发并迭代器件模型库，支撑设计团队高效仿真需求。
二、任职要求
1. 微电子、电子工程、材料科学或物理学硕士及以上学历，3年以上BCD工艺器件开发经验（电源管理芯片/功率器件方向优先）。
2.精通BCD工艺器件物理（高压LDMOS/低压CMOS特性）、工艺原理及失效机理，深入理解BCD工艺mask layer布局与器件制造关联性。
3.工具能力：熟练使用TCAD工具（Sentaurus/Silvaco）进行BCD器件仿真，掌握EDA工具（Cadence Spectre）及数据分析工具（Python/MATLAB），具备mask layer布局分析经验。
4.工艺知识：掌握BCD工艺关键步骤（外延、氧化、离子注入、光刻/刻蚀）对器件面积与mask layer的影响，具备工艺参数与器件面积平衡优化经验。
5.模型开发：具备Spice/Compact模型开发经验，熟悉BSIM、PSP等主流器件模型。
6.具备器件-工艺-版图协同优化思维，能针对BCD工艺提出可落地的芯片面积缩减与mask layer简化方案。
7.优秀的跨部门协作能力，能高效联动设计、工艺、测试等多团队推进项目。
8.英语熟练，可独立阅读英文技术文档并进行跨国团队沟通。