主要职责
- 为公司基于RISC-V CPU内核的机器学习ASIC芯片设计RTL
- 微架构及实现
- 能够在功能、性能、功率和面积需求之间做出合理权衡
- 参与设计和代码审查
- 优化芯片的时钟及功耗
- 为模拟仿真过程中的芯片功能和性能调试提供支持
- 为RTL设计编写计时和功耗限制

岗位要求
- 电子、计算机、物理、数学等相关理工科专业，硕士或博士学历
- 具备使用System Verilog进行RTL设计的经验
- 良好的Python/Perl/Tcl脚本编写能力
- 具备功耗优化相关知识
- 对RISC-V指令集、CPU体系架构、存储器分级体系有所了解将优先考虑
- 熟悉Pipeline设计原理
- 熟悉仿真技术为佳，如Zebu, FPGA
- 英文听说读写能力熟练
- 优秀的学习能力、责任心和团队协作能力
- 有跨地域、跨时区, 跨语言协作经验的优先考虑